差動発振器は、高性能アプリケーションに使用されており、電源ノイズに対する高い耐性を持っています。本アプリケーションノートでは、LVPECLまたはLVDS出力ドライバのいずれかを有するSiTimeの差動出力発振器SiT9120/1/2および差動出力電圧制御発振器（VCXO）SiT3821/2における終端の推奨設定について説明しています。また、第4項および第5項においてLVPECL出力のあるSiT9120/1/2またはSiT3821/2 発振器を用いたCMLまたはHCSLクロック入力駆動用のインターフェースについても述べます。 SiT912x およびSiT382x 発振器の通常の出力立ち上がりおよび立ち下がり時間は、320～600pFの範囲内であり、これはPCB上での短いトレースでさえもインピーダンス整合を必要とする分布定数伝送路のような挙動を生じさせます。したがって、インピーダンスが制御された等長線路として伝送路を設計する必要があります。また、信号品質が最高となりEMIが最低となるように適切に終端処理する必要があります。インピーダンス整合に加え、終端網も受信側のDCバイアスおよびAC電圧振幅に影響を与えます。