差分振荡器的输出端子

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一、简介

差分振荡器用于高性能应用，并具有多种优点，例如对电源噪声具有更高的鲁棒性。本应用笔记为表 1 中列出的带有 LVPECL、LVDS 或 HCSL 输出驱动器的 SiTime 差分振荡器系列提供端接建议。还讨论了使用 LVPECL 输出驱动 CML 或 HCSL 时钟输入的接口。

SiTime 振荡器的典型输出上升和下降时间在 250 ps 至 600 ps 范围内，这使得 PCB 上即使很短的走线也会表现得像需要阻抗匹配的分布式传输线。因此，建议将差分信号走线设计为长度匹配的受控阻抗传输线。这些走线应正确端接，以获得最佳信号完整性和最低 EMI。除了阻抗匹配之外，终端网络还会影响接收器侧的直流偏置和交流电压摆幅。

表 1：SiTime 差分振荡器

2. LVPECL 输出

图 1 显示了 SiTime 差分振荡器系列中使用的低阻抗 LVPECL 驱动器结构。驱动器的输出级由一对共源极配置的 NMOS 晶体管组成。典型的驱动器阻抗约为 5Ω 至 10Ω。

2.1 直流耦合应用的端接建议

LVPECL 通常在负载侧端接，如图 2 所示。输出通过 50Ω 电阻器连接到端接电压 (VT)，为传输线提供良好的阻抗匹配（有关负载端接分析，请参阅附录 A）。图 3(a) 显示了具有典型端接的 LVPECL 输出的单端波形。典型的电压输出高电平 (VOH) 和电压输出低电平 (VOL) 信号电平分别为 VDD – 0.9V 和 VDD – 1.7V。数据表中指定的 VOH 和 VOL 限制考虑了器件之间的输出驱动器阻抗变化以及外部负载条件。

正负输出之间的差分波形的电压摆幅 (VDiff = VOUT+ -VOUT-) 是单端信号电压幅度的两倍。典型的 LVPECL 差分摆幅为 1.6V。图 3(b) 说明了如何为差分波形定义 20% 至 80% 的上升时间和下降时间。

请注意，VOH、VOL 和电压摆幅取决于终端，如果使用非默认终端，则可能会有所不同。

如果 LVPECL 接收器没有内置端接，则外部 50Ω 端接电阻应尽可能靠近接收器放置，以减少可能导致信号完整性问题的未端接短截线。传输线应仅在负载侧终止。

在不易获得单独端接电压的应用中，可以使用形成戴维南等效网络的上拉和下拉电阻器来端接 50Ω 传输线（参见图 4）。这样的网络在接收器输入端建立 VDD – 2V 的直流偏置电压和有效的 50Ω 终端阻抗。请注意，3.3V 和 2.5V 电源电压的电阻值不同。

在大多数情况下，戴维宁等效端接工作良好，但如果走线之间或差分对两侧的电阻网络之间存在任何明显的不匹配，或者如果接收器对共模噪声过于敏感，则它可能对电源噪声敏感。图 5 显示了 Y-Bias 端接网络，该网络提供 VDD – 2V 的有效端接电压，无需连接到 VDD 或访问额外的端接电压源。终端电压由流过电阻器 R3 的差分对电流之和产生。电容器 C1 用于在终止电压处建立交流接地。

2.2 交流耦合应用的端接建议

LVPECL 接收器可以是直流耦合或交流耦合。如果接收器侧和振荡器侧的直流偏置电压不同，则需要交流耦合电容器。在某些情况下，终端网络必须进行交流耦合，如图 6 所示。为了使 LVPECL 驱动器正确运行，其输出晶体管不应完全关闭，因此需要在交流耦合电容器之前放置额外的偏置电阻器 RB为驱动器提供直流电流路径。选择RB的值使得当引脚处于低状态时通过驱动器引脚的最小电流不小于3mA，并且通过驱动器的最大DC电流不超过30mA。公式 1 可用于估计 RB。

在公式 1 中，USWSE 是单端电压摆幅，RTerm 是终端网络电阻。 SiTime 建议对于 3.3V 和 2.5V 电源分别使用 100Ω 和 48.7Ω 的 RB 值。

应遵循以下建议，以通过 LVPECL 并行负载终端实现最佳信号完整性：

1. 将终端网络放置在距接收器 0.1 至 0.2 英寸的范围内。将终端网络连接到接收器的长走线显示为短线，可能会降低接收器输入端的信号完整性。
2. 最大限度地减少接收器输入端的电容负载。当快速信号边沿到达接收器时，高容性负载会降低终端阻抗，从而导致较大的负载反射系数。该反射在源处反射后返回到负载时有一点衰减。

3.LVDS输出

LVDS 是一种高速数字接口，适用于许多需要低功耗和高抗噪性的应用。 LVDS 输出使用低电压摆幅的差分信号来高速传输数据。图 8 显示了 LVDS 驱动器的输出结构，由通过开关网络（有时称为“H”开关）连接到差分输出的 3.5 mA 标称电流源组成。输出通常连接到 100Ω 差分传输线，该传输线在接收器输入端接有 100Ω 电阻器。电阻值与传输线的阻抗相匹配，并为信号提供电流路径。

该驱动器包含将共模标称值设置为 1.2V 的电路，而与 VDD 无关。因此，无需将驱动器外部偏置到任何特定电压。此外，LVDS 输出可以连接到任何 LVDS 输入，而无需关心振荡器的实际电源电压。

信号切换由标记为 A、B、C 和 D 的四个晶体管完成。由于接收器的阻抗通常很高，因此几乎所有来自驱动器的电流都流经 100Ω 电阻器，导致接收器之间存在 350 mV 的电压差输入。图8中，当信号IN为低电平时，晶体管A和B导通；电流流经晶体管A和100Ω电阻，并通过晶体管B返回。当信号IN为高电平时，晶体管C和D导通；当信号IN为高电平时，晶体管C和D导通。电流流经晶体管C和100Ω电阻，并通过晶体管D返回，从而在接收器两端产生-350mV电压。

从接收器的角度来看，流过终端电阻的电流方向决定了是否记录正差分电压或负差分电压。正差分电压代表逻辑高电平，而负差分电压代表逻辑低电平。

3.1 直流耦合应用的端接建议

具有 100Ω 差分走线的 LVDS 接口通常在接收器端通过跨接收器差分输入的 100Ω 电阻器进行端接（参见图 9）。一些接收器集成了 100Ω 片上电阻，无需外部终端。

对于大多数应用，负载处的单个端接就足够了。在负载反射系数相对较高的情况下，双端接布置可以减少总体往返行程（见图 10）。在源极和负载处均采用 100Ω 电阻器时，输出驱动器处的等效电阻降至 50Ω，导致输出信号摆幅减半。

3.2 交流耦合应用的端接建议

如果 LVDS 驱动器和接收器在不同的共模电压下运行，建议使用交流端接。电容器用于阻止来自驱动器的直流电流路径，因此接收器必须实现自己的输入偏置电路。

交流耦合可配置为负载处的单端接或双端接。单端接如图 11 所示。对于单端接和双端接，交流耦合电容器都可以放置在负载端接电阻之前（如图 12 所示）或之后（如图 13 所示）。

（图 12 和图 13）所示的双端接仅在交流耦合电容器的位置上有所不同。图 12 中的电容器由流经一半差分电阻（相当于 50Ω）的共模电流充电。图 13 中的电容器由流经接收器输入电阻的电流充电，该电阻可能在几十千欧范围内。在时钟启动期间，图 12 中所示的电容器充电速度比图 13 中所示的电容器快得多。因此，接收器将更快获得有效时钟信号。如果快速时钟启动很重要，则最好采用图 12 所示的配置。

在数据传输应用中，图13所示的配置可能更有利。由于其较高的 RC 时间常数，它可以维持具有较长 1 和 0 的数据序列，而不会出现明显的电压下降。

4.HCSL输出

HCSL 驱动程序选项仅在某些 SiTime 振荡器系列中可用。 HCSL 输出结构（参见图 16 图 14）由 14 mA 开关电流源驱动，通常通过 50Ω 电阻器接地，如图 15 所示。标称信号摆幅为 700 mV。输出端的开漏晶体管具有相当高的阻抗，在几千欧范围内。从交流角度来看，输出晶体管阻抗与 50Ω 负载电阻并联，导致等效电阻非常接近 50Ω。由于该接口中使用的走线具有 50Ω 的特性阻抗，因此从负载反射的任何信号都将在源处被吸收。通常，两个小电阻器 R1 和 R2（参见图 15）与高阻抗驱动器串联。它们通过减慢输出电流的快速上升而起到过冲限制器的作用，并且对源端的阻抗匹配没有影响。 SiTime 建议这些电阻器使用 33Ω。

5. 使用 LVPECL 振荡器驱动 HCSL 接收器

典型的 HCSL 接口采用电流模式驱动器，并在源端使用 50Ω 至 GND 端接，而在接收器侧不使用端接。此外，对于 HCSL 输出驱动器，可以使用 LVPECL 驱动器来驱动 HCSL 输入。图 16 显示了用于驱动具有 LVPECL 输出的 HCSL 接收器的推荐端接原理图。为了满足 HCSL 接收器所需的 750 mV VOH 电平和 0V VOL 电平，它采用交流耦合电容器来分离源偏置电压和负载偏置电压。

负载侧的戴维南等效端接也在接收器输入上设置适当的共模电压。电阻 RB 为 LVPECL 驱动器提供适当的直流偏置。图 16 中显示了 2.5V 和 3.3V 工作电压的推荐终端网络元件值。

6. 使用 LVPECL 振荡器驱动 CML 接收器

大多数 SiTime 差分振荡器没有 CML 输出选项，但它们可用于使用 LVPECL 驱动器驱动 CML 接收器。在这种情况下，端接原理图必须确保接收器输入处的 400mV 单端电压摆幅和 VDD – 200mV 共模电压 [2]。图 17 显示了用于驱动具有 LVPECL 输出的 CML 接收器的推荐端接原理图。由于 LVPECL 和 CML 共模电压之间存在较大差异，因此需要用于直流电流隔离的交流耦合电容器。电阻 RB 用于对 LVPECL 驱动器进行适当偏置。接收器侧的戴维南等效终端设置适当的偏置电压，并与 RB 电阻器一起确保适当的信号摆幅。

7. 驱动自偏置差分输入

许多差分接收器具有片上直流偏置电路和/或终端网络。在这种情况下，振荡器输出应该是交流耦合的。如果需要外部偏置，应根据接收器设备的数据表进行设计。

LVDS 或 LVPECL 振荡器可用于驱动自偏置差分输入。 LVDS 输出需要更少的无源元件和更低的运行功耗。如果 700 mV 的 LVDS 摆幅对于接收器来说就足够了，那么最好使用 LVDS 振荡器。图 18 显示了 LVDS 振荡器与自偏置差分接收器的接口。

LVPECL 输出可在接收器处产生高达 1.6V 的差分摆幅。图 19 显示了将 LVPECL 振荡器连接到自偏置差分接收器的原理图。电阻器 RS 创建一个在负载侧端接的分压器。接收器输入上的电压摆幅可以通过选择 RS 值来设置。 RB 为 LVPECL 驱动器提供直流偏置电流，其值可根据公式 1 计算。请注意，接收器将看到有效的终端电阻值 RS + 50Ω。

为了保持信号完整性，RS和RB应放置在传输线之前，并尽可能靠近振荡器。负载侧终端网络应尽可能靠近接收器输入放置。

8. 使用 LVPECL 驱动器驱动 LVDS 接收器

LVDS 接收器可由 LVPECL 时钟信号驱动。这需要使用端接技术，将接收器侧的信号置于 LVDS 信令要求范围内。信号共模电压和信号幅度是必须满足的主要规格。为了满足 LVDS 规范，LVPECL 信号幅度必须从 1.6V 降低至 0.75V。 LVPECL 驱动器的共模电压取决于电源电压，对于 2.5V VDD，它与 LVDS 共模电压匹配。图 20 显示了允许使用 2.5V LVPECL 驱动器为 LVDS 接收器提供时钟的终端。

在 3.3V VDD 的情况下，LVPECL 驱动器和 LVDS 接收器的共模电压不同。图 21 建议使用串联电阻和 Y 端接来连接 LVPECL 驱动器和 LVDS 接收器。

如果接收器具有片上终端，建议采用交流耦合，如图 22 所示。共模由电阻分压器设置。由于其等效电阻太高，不会造成正负输入不平衡，因此只有其中一个输入有偏置。

9. 将 LVCMOS 振荡器连接到 LVDS/LVPECL 输入

在某些情况下，需要具有单端输出源的时钟差分 LVDS 或 LVPECL 接收器。通过将交流信号连接到其中一个差分输入引脚并向另一个引脚施加直流阈值电压，可以将 LVCMOS 输出连接到 LVDS 或 LVPECL 接收器。为了满足差分摆幅要求，接收器侧单端时钟的幅度必须是 LVDS 或 LVPECL 接口差分摆幅的两倍。请参阅接收器数据表，确保输入电压在可接受的范围内。

与差分振荡器相比，使用单端振荡器驱动 LVDS/LVPECL 输入的功耗要低得多，但会降低抗噪能力。

将单端输出连接到差分接收器需要满足以下条件：

1. 对于所有 VDD 下的 LVDS，输入端的共模电压应为 1.2V；对于 2.5V VDD 下的 LVPECL，输入端共模电压应为 1.2V；对于 3.3V VDD 下的 LVPECL，输入端共模电压应为 2V。
2. 对于 LVDS，输入端电压摆幅应为 700 mV 至 800 mV；对于 LVPECL，输入端电压摆幅应为 1.2V 至 2V。
3. 终端电路的输入阻抗必须匹配走线阻抗以保持信号完整性。典型走线阻抗为 50Ω。

图 23 显示了将单端输出连接到 2.5V VDD 下任何电压 LVDS 和 LVPECL 的推荐原理图。共模电压由输出驱动器阻抗以及电阻器 R1 和 R3 创建的分压器设置。电容器 C1 提供从负输入到接地的交流信号路径。正输入端的信号幅度由分压器设置，分压器由与 R1 串联的输出驱动电阻以及与 R3 并联的 R2 组成。

图 24 显示了 3.3V VDD 下 LVCMOS 与 LVPECL 的接口示意图。接收器侧的共模电压由分压器设置，该分压器由输出驱动器阻抗与 27Ω 电阻串联并连接至 VDD 的 200Ω 上拉电阻创建。

图 23 和图 24 中的推荐元件值是根据 25Ω LVCMOS 驱动器阻抗计算得出的。该值对应于 SiT8008 系列 LVCMOS 振荡器的典型驱动器阻抗。

如图 23 和图 24 所示，LVCMOS 振荡器的电源网络中有一个 RLC 滤波器。SiTime 建议使用此 RLC 滤波器，因为它可以显着提高电源噪声抑制。

图 25 显示了使用单端时钟驱动时 3.3V LVPECL 接收器输入端的波形示例。

10. 结论

本应用笔记介绍了 SiTime 差分振荡器的输出驱动器结构以及 LVPECL、LVDS 和 HCSL 差分输出最常用的交流耦合和直流耦合端接方案。讨论了连接具有 LVPECL 输出的 HCSL 和 CML 接收器的推荐选项。还介绍了允许使用单端 LVCMOS 振荡器驱动 LVDS 或 LVPECL 时钟接收器的端接方案。通过多种输出类型选择，用户可以选择最适合其要求的输出信号。

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